一個研究團隊成功製造出一款功能性電腦晶片，所使用的材料為二維半導體二硫化鉬（MoS2），並在單一晶片上集成了 1,400 個晶體管，這一成就標誌著在超越傳統矽材料的限制上，邁出了重要一步。該項工作解決了現代計算中的一個特定瓶頸：在基於矽的設備上運行機器學習工作負載的能量成本。隨著人工智能模型參數數量的增加，矽材料能高效提供的性能與推斷任務的需求之間的差距已經顯著擴大。
二硫化鉬在晶片設計中的優勢在於，它屬於過渡金屬二硫化物的一個家族，這些層狀材料可以被剝離或生長到單一原子層，厚度通常在 0.65 納米左右。與矽不同，當厚度低於約 5 納米時，矽的電性能會下降，而 MoS2 在單層規模上仍然保持直接帶隙。這一特性使得基於 MoS2 製造的晶體管即使在極薄的情況下也能夠清晰地在開關狀態之間切換，這是數字邏輯的基本要求。單層 MoS2 的帶隙約為 1.8 電子伏特（eV），而矽的帶隙為 1.12 eV。
更寬的帶隙通常意味著更低的泄漏電流，這是密集排布的晶體管陣列中浪費能量的寄生耗損。對於每秒運行數百萬次切換週期的人工智能推斷任務而言，這一泄漏電流的減少將直接帶來電力節省。
成功集成 1,400 個晶體管的意義
將 1,400 個晶體管集成到單一 MoS2 晶片上，這一成就顯示出該技術超越以往的展示，後者通常僅限於數十到幾百個設備。研究人員報導稱，他們通過改進閘介質沉積技術——這是一種位於閘電極與半導體通道之間的絕緣層——來減少界面缺陷，這些缺陷會散射電荷載流子並降低切換速度。二維半導體設備的擴展並非矽工藝流程的簡單延伸。由化學氣相沉積（CVD）法生長的 MoS2 薄膜經常包含晶界——晶體域之間的界面——這些界面會作為散射點並增加阻抗。
在整個晶圓上實現均勻覆蓋，同時控制晶粒大小，仍然是該領域的一個難題。
金屬與 MoS2 接觸的接觸電阻也是一個持續的障礙。在矽晶體管中，高摻雜的源極和漏極區域使得這一電阻降至微不足道的水平。而在 MoS2 中，由於缺乏既定的摻雜方案，工程師必須依賴於匹配的金屬接觸，這種解決方案在實驗室設備中可行，但在晶圓規模上卻難以重現。這些製造限制使得 1,400 個晶體管的晶片在商業矽的背景下顯得與眾不同，後者的尖端工藝每平方釐米可打包數十億個晶體管。
後矽時代的技術路線圖
半導體行業一直假設矽在 2030 年代將達到物理縮放的極限，這促使持續投資於替代的通道材料。二硫化鉬及其他二維材料在《國際器件與系統路線圖》（IRDS）中被視為 1 納米以下晶體管的候選通道替代品，這正是因為它們原子級的薄度避免了在這些尺寸下對矽造成的量子隧穿問題。二硫化鉬能否從研究晶片過渡到可生產產品，主要取決於 CVD 生長工藝是否能達到所需的缺陷密度目標，這對於代工級的產量至關重要。
1,400 個晶體管的成果顯示出電路複雜度不再是約束因素，材料均勻性及接觸工程才是。如果這些工藝問題得到解決，超薄的 MoS2 晶片最終可能首先在邊緣人工智能設備中找到應用，因為低泄漏電流和物理薄度的組合符合嚴格的功率和形狀因素預算。
項目 規格 材料 二硫化鉬 (MoS2) 晶體管數量 1,400 單層厚度 約 0.65 納米 帶隙 約 1.8 eV
