伊利諾伊大學厄本那-香檳分校的研究人員開發了一種將高性能矽電路直接堆疊於彼此之上的方法，這一突破有助於半導體行業在不進一步縮小晶體管尺寸的情況下持續提高計算能力。這一方法針對晶片製造商面臨的最大挑戰之一，因摩爾定律開始放緩而產生的問題。數十年來，業界透過縮小晶體管並將其包裝在晶片上來提升性能，但隨著設備接近基本物理極限，進一步的微型化變得愈加困難。伊利諾伊團隊選擇了向上建設。
通過堆疊多層矽電路，工程師可以增加晶體管密度，減少晶片內部的通訊距離，並提高能量效率。研究人員表示，他們的過程可以加速發展單片三維晶片，這是一種長期以來受到追求的技術，許多專家認為這是半導體縮放的下一步。
新方法提升半導體計算能力的潛力
在垂直整合的過程中，只需將靜態隨機存取記憶體（SRAM）作為例子，這在 CPU 和 GPU 中普遍存在。目前，存儲一位資訊需要六個稱為晶體管的微電子設備在單一平面上運作。通過垂直整合，這些晶體管可以分佈在多個層上，這就像是用高樓取代一個蔓延的郊區：功能相同，但空間佔用減少，同時加快層與層之間的通訊速度與效率，”材料科學與工程的副教授曹青（Qing Cao）表示。
雖然已有的三維晶片技術在商業上存在，但大多數依賴於將單獨製造的晶圓粘合在一起。這種方法會在層之間造成相對較大的連接，限制了元件的集成密度。單片三維集成則採取不同的路徑，通過將每層電路直接建造在前一層之上，從而實現更密集的垂直連接和更精確的層間對齊，這可能導致更快更高效的晶片。挑戰在於温度。製造高性能的矽設備通常需要接近 1,000 攝氏度的温度。然而，一旦完成第一層電路和金屬布線，後續的層必須保持在約 400 攝氏度以下，以避免損壞現有結構。
為克服這一障礙，研究人員開發了一種將超薄單晶矽納米薄膜轉移到已完成電路層的工藝。該粘合過程的温度不高於 200 攝氏度，遠低於行業的熱預算。
單片三維集成技術的商業化前景
曹青指出：“垂直整合已經開始進入商業設備中，特別是在專用 AI 硬體方面，但單片集成才釋放出三維晶片的全部潛力。首次，我們使用標準的單晶矽達成了單片三維集成的熱預算，並提供了前所未有的性能。”該團隊還重新設計了晶體管製造工藝，以避免高温處理步驟。他們使用無接合晶體管結構，這些晶體管可在堆疊過程之前準備好。使用這種技術，研究人員建立了三層堆疊的矽，每層包含 625 個晶體管。
這些設備達到的產量在 98% 至 100% 之間，性能與在更高温度下製造的標準矽晶體管相當。
研究人員還通過使用垂直金屬連結來連接這些層，演示了三維邏輯電路和靜態隨機存取記憶體單元。“但最重要的是，我們已經證明這一過程是可擴展的，”曹青説。“您可以繼續堆疊層數，超越我們展示的三層。”研究人員目前正在與 IBM、Intel 和台積電等行業夥伴合作，將這項技術轉移到工業半導體代工廠。這項研究已發表於《自然》期刊。
項目 規格 堆疊層數 三層 每層晶體管數量 625 產量 98% 至 100%
📬 免費訂閱 TechRitual 科技精選
按「免費訂閱」即同意收到 TechRitual 嘅科技資訊及優惠。可隨時取消訂閱。
