Samsung 披露 AI 晶片封裝路線圖 玻璃基板預計 2029 年商用

Samsung 電子正加速推進面板級封裝（PLP）技術的商用化進程，並將其應用範圍由智能手機與穿戴式裝置擴展至人工智能數據中心所需的大型半導體封裝領域。Samsung 電子半導體封裝業務高級工程師 Lee Hee-seok 在「ASPS 2026 半導體封裝趨勢論壇」上透露，公司將憑藉在移動裝置市場累積的大尺寸面板量產經驗，把相關技術延伸至 AI 用超大型封裝市場。

PLP 技術生產效率較傳統晶圓封裝提升 5 倍以上

扇出型面板級封裝（FO-PLP）是在方形面板上進行晶片封裝的程序，相較於傳統在圓形晶圓上進行的扇出型晶圓級封裝（FO-WLP），最大優勢在於生產效率的大幅提升。圓形晶圓於切割晶片時邊緣部分會被浪費，方形面板在結構上則幾乎不存在邊緣損耗。業界統計顯示，以 12 吋（300mm）晶圓為基準，PLP 方式通常可產出 5 倍以上的晶片。

Samsung 電子此前已將該技術應用於 Google Pixel 手機的部分移動應用處理器封裝，以及 Galaxy Watch 的 Exynos W1000 可穿戴 AP，相關產品均基於 415 × 510mm 的大尺寸面板生產。然而，隨著封裝需求由智能手機延伸至 AI 伺服器領域，技術難度亦同步攀升。AI 伺服器用半導體封裝的尺寸較大，需要整合多個邏輯晶片與高頻寬記憶體（HBM），無論翹曲、厚度均勻性抑或面板整體位置對準，均構成嚴格的良率控制考驗。

Samsung 415×510mm 面板面積為台積電 2.2 倍

在 PLP 面板尺寸的選擇上，Samsung 與台積電走向截然不同的技術路線。台積電現正推進的 FO-PLP 面板尺寸為 310 × 310mm，計劃於 2027 年試產，並於 2028 年下半年實現商用化；而 Samsung 電子則將繼續沿用已在移動裝置量產中驗證的 415 × 510mm 面板。

從面積比較來看，台積電的 310 × 310mm 面板面積約為 96,100mm²，而 Samsung 的 415 × 510mm 面板面積約為 211,650mm²，Samsung 的面板面積為台積電的 2.2 倍。理論上，面板越大，單次可封裝的晶片數量越多，生產效率亦相應提高。然而，Lee Hee-seok 在論壇上表示，Samsung 將延續該面板尺寸，台積電預計於 2028 年左右量產，相關時程亦與 Samsung 的計劃相近。

玻璃基板最快 2029 年面世 2030 年或更為務實

針對 AI 半導體持續大型化的趨勢，Samsung 電子亦同步推進玻璃基板等下一代封裝技術的研發。相比傳統有機材料，玻璃在尺寸穩定性方面更具優勢，其熱膨脹係數可調節至接近矽的水平，有助控制大型封裝的翹曲現象。Lee Hee-seok 對玻璃基板商用化時間表給出預測，認為最快可能於 2029 年出現，但 2030 年左右或更為現實。隨著封裝尺寸不斷增大，尺寸管理工作日益困難，玻璃基板有望成為克服相關挑戰的有效方案。

混合鍵合技術將連接間距壓縮至 10μm 以下

在封裝大型化的同時，Samsung 亦推進垂直方向高密度整合技術的開發，其中混合鍵合（Hybrid Copper Bonding, HCB）為代表性技術。HBM 由多個 DRAM 晶粒垂直堆疊，透過矽穿孔（TSV）及微凸塊實現層間連接。堆疊層數越多，整體封裝高度越大，散熱問題亦隨之加劇。混合鍵合技術可跳過微凸塊，改以銅 pad 直接對接方式連接晶片，微凸塊方案的連接間距約為 20 至 25μm，而混合鍵合可將間距壓縮至 10μm 以下，在相同堆疊層數下有助降低整體厚度、改善熱特性及提升電氣性能。

此外，Samsung 亦探索透過混合鍵合改變 HBM 堆疊結構的可能性，嘗試將邏輯晶片由底部移至 HBM 堆疊的最頂部。傳統 HBM 結構為邏輯晶片置於最底層，DRAM 晶粒依次向上堆疊；若將邏輯晶片上移，在微凸塊方案下會因供電與訊號連接需要額外 TSV 而形成新瓶頸。但在混合鍵合架構下，由於堆疊厚度已大幅縮減，邏輯上移後可縮短供電路徑，同時優化散熱路徑。Lee Hee-seok 指出，混合鍵合不僅可將連接間距由 20 至 25μm 縮減至 10μm 以下，亦將為 HBM 封裝結構創新提供更大可能性，當中包括邏輯晶片頂部佈局方案。

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