KAIST 的研究人員開發了一種基於模擬的方法，以預測未來小型晶體管在量子效應開始影響其運作之前，能夠縮小到多小。這一突破有助於工程師更有效率地設計下一代半導體晶片。該團隊利用原子級的量子力學計算來識別晶體管的縮放極限，晶體管是控制電子設備中電流流動的微型開關。這些發現有助於晶片製造商在不斷縮小晶體管的同時，減少開發過程中的昂貴試錯。隨著半導體行業進入所謂的 2 納米時代，晶體管的物理尺寸仍然顯著大於 2 納米。
進一步微型化的最大障礙之一是量子隧穿，這是一種電子透過本應阻止它們的障礙洩漏的現象，這使得控制電流流動變得困難。瞭解這一極限的位置一直是挑戰，因為幾乎無法直接測量金屬接觸與半導體通道連接處發生的原子級交互作用。
為了克服這一挑戰，KAIST 團隊依賴於第一性原理計算，這是一種利用物理定律預測材料行為的計算方法，而非依賴實驗數據。在先前開發的多空間約束搜索密度泛函理論（MS-DFT）框架的基礎上，研究人員進行了虛擬轉移長度方法實驗，這是一種用於測量金屬電極與半導體材料之間接觸電阻的標準技術。模擬使團隊能夠檢查電子如何在金屬-半導體界面上移動，並確定關鍵隧穿長度，即電子洩漏開始影響晶體管性能的點。
研究人員將該方法應用於單層二硫化鉬（MoS2），這是一種被認為是未來晶體管通道的有前景候選材料，因為它可以以原子層厚度製造。他們的分析顯示，電子進入通道的程度取決於金屬電極的選擇及接觸界面的原子結構。因此，最小可實現的晶體管尺寸並非固定，而是取決於材料選擇和設備設計。
關鍵隧穿長度根據材料變化
根據研究，關鍵隧穿長度會根據金屬的功函數和接觸結構的幾何形狀而變化。這意味著工程師可以通過選擇不同的材料和界面配置來潛在地調整晶體管的縮放極限。在研究的組合中，團隊發現，在 4 納米以下的尺寸中可以抑制電子洩漏，這表明未來的晶體管可能比目前的技術允許的規模更小。研究人員還提出了一種設計策略，將不同特性的二維半導體結合，以降低未來晶片的功耗。「這項研究具有重要意義，因為它提出了一個新的物理標準，用於定義下一代晶體管能夠縮小到多小。」
金教授表示。「通過計算分析在小於 10 納米範圍內的量子力學現象，我們開闢了一條道路，利用這些發現進行下一代晶體管設計。」
該團隊認為，這一方法可以為晶片設計師提供一個預測晶體管性能和縮放極限的平台，在製造開始之前，從而有可能縮短未來人工智能和高性能計算晶片的開發週期。這項研究已發表在期刊《npj Computational Materials》上。
