SK 海力士啟動 3D 堆疊 DRAM 技術開發 針對端側 AI 應用需求

據韓媒報導，SK 海力士已啟動 3D 堆疊 DRAM-on-Logic 技術的開發工作，並透過位於美國聖荷西的分公司招聘相關設計工程師。這是該公司首次公開招募這一領域的專業人才。招聘信息顯示，新成員將與美國客户緊密合作，負責 3D 堆疊 DRAM 邏輯裸片的聯合設計。

根據 SK 海力士的介紹，這項技術的理念是將 DRAM 直接垂直堆疊在 SoC 等邏輯芯片之上。與目前手機中常見的 PoP 封裝不同，後者僅是將兩個完成封裝的芯片上下組合，而 3D 堆疊方案能進一步縮短內存與處理器之間的連接距離，同時增加數據傳輸通道。這樣的設計帶來的好處十分明顯：延遲更低、功耗更小，還能節省設備內部空間。

SK 海力士的 3D 堆疊 DRAM 技術將改變內存市場

對於端側 AI 而言，這幾項優勢都非常重要。隨著手機開始在本地運行大型模型，處理器不僅需要更強的算力，還需要更高的內存帶寬。如果數據仍需在相對獨立的處理器和內存之間頻繁往返，速度和功耗都會受到影響。將 DRAM 直接堆疊在邏輯芯片上，可以使數據交換更快，更適合對續航和體積敏感的移動設備。

目前，這項技術仍處於開發和客户協作階段，具體量產時間尚未公佈。不過，從 SK 海力士已經開始招聘專門團隊來看，端側 AI 內存的競爭正從更快的 DRAM，轉向處理器與內存如何重新組合。