Cadence 在第三季度業績電話會上表示，隨著人工智能融入電子設計自動化工具，晶片設計效率有望較二十至二十五年前提升約一千倍。該公司同時再次上調全年業績預期。
Cadence 首席執行官阿尼魯德·德夫甘指出，二十年前 IBM 和 Intel 設計一款 CPU 需要五百人工作五年，如今約五十人用六個月即可完成，效率已提升約一百倍；人工智能預計能在此基礎上帶來五至十倍的效率提升。
Cadence 預計晶片設計效率將大幅提升
當天，Cadence 發布面向半導體和系統設計的 Maestro AI 模型系列。該系列基於開放權重模型，並使用 Cadence 設計工具和數據進行後訓練，還可根據設計任務在自有模型和外部前沿模型之間進行選擇。Cadence 稱，初步結果顯示，與通用基礎模型相比，Maestro 最高可將設計質量提升三十%，並將令牌使用效率提升至五倍。
Cadence 計劃將 Maestro 與 ChipStack、InnoStack 和 AuraStack 等 AI 設計代理結合。德夫甘表示，Samsung 晶圓代工在第三季度採用 InnoStack，用於提高工藝遷移和設計技術協同優化效率。瑞薩 MCU 開發團隊在多項工作中使用 InnoStack 後，生產效率提升至三十四倍；聯發科將 ChipStack 用於量產數位驗證流程後，驗證覆蓋率提高五十至七十個百分比，工程師工作量降至原來的二分之一至約七成。
Cadence 第三季度營收為 16.3331 億美元，同比增長 22%；剔除一次性費用後的非公認會計準則營業利潤率為 44.1%，每股收益為 US$2.11 (約 HK$16)，同比增長 9%。第三季度末訂單積壓金額達到 82 億美元，創歷史新高。公司將全年營收預期上調至 63.87 億至 64.17 億美元，並將預計同比增幅由第二季度業績發布時的 19% 進一步上調至 21%。
