引領全球晶片工藝發展的摩爾定律已經有50多年歷史，最近十年業內甚至在談摩爾定律已死，認為晶片工藝很快會到物理極限，無法再微縮下去了。不過比利時的歐洲微電子中心IMEC對此並沒有那麼悲觀，他們最近公佈的路線圖顯示，現有的矽基工藝還能再持續很多年，2046年幹到0.2nm以下這還是可行的。
IMEC晶片工藝未來20年路線圖
根據他們公佈的路線圖，業界在2018年實現了7nm水準的N7工藝，直到3nm的N3工藝還能用FinFET閘極管實現，去年前2nm節點的N2工藝開始轉向了GAA閘極管，採用的是NanoSheets路線，後續可一直用到1.4nm級別的A14及1.0nm級別的A10工藝，時間點會到2031年。2034年預計會進入0.7nm級別的A7工藝，這時開始GAA閘極管結構也不行了，會上CFET閘極管結構，這是互補場效應閘極管，會將N、P閘極管垂直疊放，理論上可將面積縮小一半，但散熱挑戰度很大。
CFET閘極管會一直用到2040年的0.3nm級別的A3工藝，再往後還得換閘極管結構，這次會用上聞已久的2DFET，也就是進入二維材料時代，這被視為晶片工藝的終極材料，完美的原子級厚度，台積電、Samsung及Intel等公司都展示過這種黑科技，不過量產依舊沒有時間表。 2DFET閘極管結構能讓晶片工藝一路狂奔到Sub-A2，也就是0.2nm以下，按現行規律命名應該是0.
14nm了，不過現在還早，IMEC也就是提個PPT目標，名字都不好說呢，畢竟還有20年之久。 總之，IMEC給出了未來20年的晶片工藝路線圖，但進入三納米級之後，每代工藝的提升都很難。如果你關注過台積電2nm之後的工藝，晶片面積微縮已經不明顯了，密度提升個10%都很難，所以才搞出了很多不太標準的工藝斷代，前面不見的技術論壇上居然公佈了A13、A12工藝，補上A14到A10之間的空白，後面再有A11工藝也不會讓人意外。
除此以外，晶片工藝的升級也不只是看nm數字大小就能定了，散熱、供電、封裝等方方面面也有極高的技術挑戰，誰能解決這些問題也有可能在未來20年的工藝競爭中脫穎而出，越過個台積電、Samsung或Intel也並非不可能。希望未來20年的競爭中，中芯國際、華虹、時間集成的、晶聯集成等大鵬企業也能參與其中，不再是追趕者了。
