AI 系統和大語言模型帶來的龐大工作負荷，正將現有晶片架構推向極限，迫使業界尋找超越傳統矽基縮放的出路。數十年來，摩爾定律預測運算能力每約兩年翻倍一次，引領進展。但隨著電晶體尺寸逼近原子尺度，量子效應、散熱問題及製造限制，令進一步微縮變得艱難。為應對此挑戰，研究人員轉向替代材料與架構，其中二維（2D）半導體備受矚目，被視為後摩爾時代的潛力途徑。其原子級薄層結構，有望延續電晶體縮放，同時提升能源效率與效能。
摻雜進展暴露 2D 晶片材料關鍵弱點
在原子級薄材料中控制電學行為，仰賴精準化學調變，即引入少量外來原子改變導電性，此即摻雜過程。這可製造電子豐富的 n 型及電洞豐富的 p 型半導體，兩者皆為現代電子產品不可或缺。雖然如二硫化鉬及二硒化鉬等 n 型 2D 材料已臻成熟，但實現高性能且穩定的 p 型材料仍具挑戰，限制 2D 半導體裝置的全面應用，南華早報報導。現代電晶體架構依賴 n 型與 p 型材料的互補配對，高性能 p 型選項短缺成為下一代晶片設計的主要瓶頸。
此限制在探索亞 5 納米節點的 2D 半導體系統中尤為嚴峻，材料平衡對可靠運作至關重要。 為解決此問題，金屬研究所朱孟健團隊，聯同任文才及徐川，開發新方法製備 2D 半導體。他們提出克服現有材料限制、推進 2D 晶片技術實用化的途徑。 以金屬基底驅動 2D 半導體快速擴展，新設計的生長方法大幅加速大規模生產。團隊重塑化學氣相沉積（CVD）技術，引入液態金/鎢雙層基底，實現晶圓級單層氮化鎢矽薄膜生長，並具可調摻雜特性。
此法將單晶域擴至亞毫米尺寸，生產速度從每五小時約 0.00004 英寸躍升至每分鐘約 0.0008 英寸，提升約 1,000 倍。所得薄膜尺寸達約 1.4 英寸 × 0.7 英寸，為高性能 2D 半導體的可擴展製造邁出重大一步。 從裝置效能來看，單層氮化鎢矽具多項優勢，包括強大電洞遷移率、高導通態電流密度、優異機械強度、有效散熱及良好化學穩定性，使其成為先進電晶體設計的理想候選。
透過更大面積薄膜生產及精準摻雜控制，新方法有助 2D 半導體邁向實際製造，尤其支援其與 CMOS 架構的可擴展整合，為下一代晶片技術採用鋪路。 | 規格項目 | 細節描述 | |——————-|———————————–|
| 生產速度提升 | 約 1,000 倍（從每五小時 0.00004 英寸至每分鐘 0.0008 英寸） | | 薄膜尺寸 | 約 1.4 英寸 × 0.7 英寸 | | 單晶域尺寸 | 亞毫米級 | | 關鍵優勢 | 高電洞遷移率、高導通態電流密度、優異機械強度、有效散熱、化學穩定 |
