IBM 將於 2027 年第一季度開放 0.7 納米 Nanostack 工藝設計套件供晶片設計者使用

IBM 在下一代晶片製造技術上取得了新進展。這家計算領域的巨頭於今年 6 月發布了 0.7 納米的「Nanostack」製造技術，根據最新安排，將於 2027 年第一季度開始向有興趣的一方提供該技術的工藝設計套件（PDK）。這一步的意義在於，讓晶片廠商在技術大規模落地之前，先熟悉這套工藝的能力邊界。

從技術脈絡看，0.7 納米並非另起一條路線，而是現有製造技術的延伸。目前量產中最先進的節點為 2 納米，在它之後，Intel、台積電等廠商計劃推進到 18A、A16、A14 等節點。這些節點在命名上都以埃為單位，1 納米等於 10 埃。照此換算，IBM 的 0.7 納米即為 7 埃，其目標是在晶體管密度、性能、功耗以及 SRAM 微縮幾個方面都帶來明顯提升。

IBM 將於 2027 年第一季度提供 Nanostack 技術的工藝設計套件

PDK 本身是晶片設計者進入新工藝的第一道門。它讓英偉達、AMD 這類晶片廠商可以著手設計產品，套件中包含設計規則手冊、設計規則檢查，以及通過楷登電子（Cadence）與新思科技（Synopsys）等公司的電子設計自動化（EDA）工具生成版圖所需的腳本。IBM 表示，這批套件將於 2027 年第一季度提供，供晶片設計者評估其面向 7 埃晶片的 Nanostack 技術。

Nanostack 的核心做法，是將晶體管垂直堆疊起來再進行交錯排布，目標是進一步優化 n 型與 p 型晶體管。在半導體製造中，n 型（下拉網絡 NMOS）晶體管通過向矽中摻雜特定元素，獲得可供導電的自由電子；p 型（上拉網絡 PMOS）晶體管則依賴電子空位，兩者配合，才能確保空閒狀態的晶片不攜帶靜電荷。IBM 稱，通過納米堆疊，這兩類晶體管可以順序堆疊，不僅節省空間，也留出了更多優化餘地。

由於製備 n 型與 p 型晶體管需要摻雜不同元素，把它們分離排布，還為嘗試新材料創造了條件。

真正讓這套工藝備受關注的是存儲在微縮上的潛力。7 埃技術承諾 SRAM 可微縮 40%。邏輯晶片方面，2 納米等技術目前仍能通過縮小晶體管尺寸換取功耗和性能收益；但對 SRAM 而言，閘極長度一旦小於 3 納米，就會出現電流洩漏、功率損耗以及信號傳輸方面的問題。原因在於，SRAM 模組內部電路尺寸精細，摻雜劑層面的微觀差異與線寬粗糙度都會對性能產生明顯影響。

結果是，包括 GPU 在內的邏輯晶片隨著節點推進不斷縮小，但 SRAM 的尺寸卻長期停滯。

這一矛盾在 AI 晶片上尤其突出。現代 AI 晶片需要 SRAM 充當片上快取，而面積難以壓縮的 SRAM，往往佔據相當大一塊裸片面積。據估算，SRAM 約佔英偉達 Hopper H100 AI 晶片裸片面積的 10%；若把流式多處理器（SM）核心中的 L1 快取計入，比例會上升到 12% 至 15%，已經可以與高帶寬內存（HBM）所佔的面積相提並論。在這一背景下，IBM 開放設計套件的動作，指向的正是 AI 晶片面積與功耗長期受限的薄弱環節。